3、PMOS开关由开启变为断开时，输出端Vout电压先降低，后上升，然后再下降，即下电波形出现回沟

　　2、当控制信号PWR_EN为低时，三极管Q1不导通，那么R2下端相当于悬空。那么MOS管M1的栅极会被R1拉到和输入电压Vin一样，即Vgs=0，那么M1最终状态会是不导通。

　　所以说，我们通过控制PWR_EN的高低，就能够控制PMOS M1的导通和关断，这也就是这个电路的基本原理。

　　如上图所示，各个器件的作用应该都说清楚了吧，我们继续看前面提到的实际应用中，我们可能会遇到的几个问题。

　　这一点也比较容易理解，电容从0V到20V，被充入的电荷量Q=C*U，如果开关的时间是t，那么平均充电电流就是I=Q/t=C*U/t，电容量C是已知的，为1000uF，电压U=20V，所以说这个充电电流 I=1000uF*20V/t就反比于开关的开通时间。

　　前面说到，电容平均充电电流是I=Q/t=C*U/t，C是负载的电容量，也就是说C越大，那么平均充电电流越大，源端内阻上的压降也越大，即电压跌落也会越大。

　　可以看到，确实与我们的分析是一致的，100uF的时候，电压只跌落到了16.5V，相对于1000uF的11.8V，还是要小不少的。

　　可以看到，100nF时跌落最多，跌到了11.8V，而4.7uF的时候，跌落是最小的，另外一方面，我们也可以看到下冲的宽度，100nF时，宽度是最小的，说明此时开通速度最快。

　　好了，相信到这里，你应该已经知道了为什么PMOS开启的时候，输入电压有跌落了，以及出现这种情况之后，我们只需要调整R1，R2，Cgs就好了。

　　显然，在这个场景，容易出现的就是MOS管过流了。我们还是以上面的仿真电路为例子，看下导通时MOS管的电流情况。

　　可以看到，MOS管瞬间最大电流已经达到了80A+，这个电流太大了，MOS管有风险，为什么这么说呢？我们可以看下使用PMOS管SI4425的手册，可以看到，其最大允许的电流是50A。

　　那怎么办呢？选更高电流的PMOS吗？当然，这是一个可选的方案，不过呢，电流更高的PMOS价格肯定会更高的。此时我们可以调节下外围电阻或是电容，让PMOS更慢开通，这样可以将电流降下来。

　　可以看到，在Cgs=1uF的时候，此时Ids最大只有40A，而PMOS SI4425最大瞬间电流可以过50A，仅从电流Ids来考虑，是OK的，并且满足80%的降额（50A*0.8=40A）。

　　假设这个PMOS应用场景是单脉冲（即非周期性开通，只是偶尔开通一次），从手册看到其1ms时归一化热阻系数r(t)=0.007。

　　即PMOS SI4425在1ms瞬间能扛的功率是357W，而将Cgs电容调整到了1uF之后，实际功率是280W，因此并没有超过PMOS的功率限制，也即是说其工作在了SOA区，是OK的。

　　原因其实也不难理解，就是PMOS从导通到关断，总有一个过程，PMOS的阻抗会从接近于0（导通）到电阻无穷大（断开），也就是说存在一段时间，PMOS的会有一定的阻值，而负载也非恒定电阻。在Vout下电过程中，负载获得的电压下降到一定程度，负载电路可能因为欠压突然停止工作，其所需电流急剧减小，即其等效电阻突然变大，那么会导致其获得的分压变大，这个时候就会出现上面的情况，Vout电压又涨上去了。

　　上面的过程简单画个示意图如下所示：Vout的电压等于Vin在PMOS和负载上面的分压，如果负载RL突然变大，那么就有可能出现Vout突然上涨的情况。

　　很多时候，我们让这个PMOS更快的关闭就能解决了，比如我们将PMOS的g和s跨接的电容从100nF调整到10nF，可以看到回沟基本没有了（只有500mV左右，实际电路一般不影响使用），如下图所示（实验9）

　　这个原理是这样的：加了滤波电容后，等效负载就变成了原本的RL和新加的电容阻抗的并联，所以哪怕原本的RL突然变得很大，因为有电容阻抗的存在，总的负载阻抗也不会变得很大（不会超过电容的阻抗）。我们现在讨论的是pmos关断的瞬间，这个过程是短暂的，信号可以看成是交流，因此电容不可看成是开路，它也构成了总的阻抗的一部分。所以，只要电容值合理，是可以解决电容回沟的问题的。

　　本期内容就写到这里了，可以看到，小小的PMOS电路，其门道也是不少的，毕竟我们都没有办法固定一个电路去适应所有的应用场景。一个电路，可能用在这个场景没问题，用在其他场景就出问题了。当然，这也并不可怕，我们只需要理解问题的原因是什么，结合测试，根据波形，不断分析优化，也就能设计出安全可靠的电路了。

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